IBM bắt tay Lam Research tạo chip nhỏ hơn 1 nm

Ảnh minh họa

IBM và Lam Research vừa mở ra một hướng đi mới cho ngành bán dẫn khi cùng đặt mục tiêu phát triển chip logic nhỏ hơn 1 nm. Đây là cột mốc rất đáng chú ý, bởi khi kích thước transistor tiếp tục thu hẹp, hiệu năng xử lý có thể tăng lên trong khi điện năng tiêu thụ được tối ưu tốt hơn. Nếu thành công, bước tiến này không chỉ tác động đến các trung tâm dữ liệu và AI, mà còn tạo nền tảng cho thế hệ laptop, điện thoại và thiết bị điện tử mạnh mẽ hơn trong tương lai.

Cuộc đua xuống dưới mốc 1 nm đang tăng tốc

Theo kế hoạch mới được công bố, hai công ty sẽ phối hợp nghiên cứu tại tổ hợp NanoTech Albany của IBM ở bang New York, Mỹ. Trọng tâm của dự án là kết hợp công nghệ High NA EUV – một dạng in khắc cực tím tiên tiến có khẩu độ số lớn – với nền tảng quang dẫn khô Aether do Lam Research phát triển. Mục tiêu là vượt qua những rào cản hiện tại trong chế tạo bán dẫn để tiến đến thế hệ chip có kích thước dưới 1 nanomet.

Trong lĩnh vực bán dẫn, nanomet thường được dùng để mô tả quy mô cực nhỏ của các thành phần trong transistor, đặc biệt là phần cổng điều khiển. Kích thước này càng giảm thì số lượng transistor có thể tích hợp trên cùng một diện tích silicon càng tăng, từ đó giúp bộ xử lý có sức mạnh cao hơn. Từ những transistor có kích thước rất lớn trong giai đoạn đầu, công nghệ hiện nay đã tiến đến mức chỉ còn vài nanomet, tức nhỏ đến mức gần tương đương đường kính của một sợi DNA người. Ở thời điểm hiện tại, 2 nm đang là mốc tiên tiến nhất đã được giới thiệu.

Sự hợp tác giữa IBM và Lam Research thực tế không phải mới bắt đầu. Trong hơn 10 năm qua, liên minh này đã đóng vai trò quan trọng trong quá trình phát triển các công nghệ sản xuất ở mức 7 nm, cũng như kiến trúc transistor nanosheet. Trước đó vào năm 2021, IBM từng công bố mẫu chip 2 nm đầu tiên trên thế giới, và thành quả này cũng gắn liền với quá trình hợp tác nghiên cứu giữa hai bên.

Công nghệ mới nhằm xử lý giới hạn của EUV truyền thống

Khi tiến trình sản xuất ngày càng nhỏ, các phương pháp quang khắc cũ bắt đầu bộc lộ nhiều điểm yếu về độ chính xác. Với những lớp mạch cực nhỏ, chỉ một sai lệch rất nhỏ cũng có thể ảnh hưởng lớn đến hiệu suất và tỷ lệ sản phẩm đạt chuẩn. Đó là lý do IBM và Lam Research đang hướng đến việc kết hợp EUV thế hệ mới với vật liệu quang dẫn khác biệt để đảm bảo khả năng tạo hình chính xác hơn trên wafer.

Điểm đáng chú ý nằm ở công nghệ Aether của Lam Research. Khác với quy trình quang dẫn ướt quen thuộc, Aether sử dụng quang dẫn khô, được hình thành từ các tiền chất ở pha hơi thay vì phủ quay lên bề mặt wafer. Sau đó, vật liệu này được xử lý bằng quy trình khô dựa trên plasma. Cách tiếp cận này được xem là phù hợp hơn với các tiến trình siêu nhỏ, nơi yêu cầu về độ đồng đều và kiểm soát sai số ngày càng khắt khe.

Theo thông tin từ phía Lam Research, các hợp chất kim loại và hữu cơ trong Aether có khả năng hấp thụ ánh sáng EUV cao hơn đáng kể so với vật liệu quang dẫn nền carbon thông thường. Nhờ vậy, lượng năng lượng cần chiếu lên mỗi tấm wafer có thể giảm xuống, trong khi vẫn duy trì khả năng tạo mẫu với độ chính xác cao. Đây là yếu tố quan trọng vì nó có thể giúp ngành sản xuất chip hạn chế phụ thuộc vào kỹ thuật nhiều lần phơi sáng vốn rất tốn kém và phức tạp.

Nanosheet, nanostack và cấp nguồn mặt sau sẽ là trọng tâm tiếp theo

Không chỉ dừng ở vật liệu quang khắc, dự án mới còn nhắm đến việc kiểm chứng toàn bộ quy trình sản xuất cho các kiến trúc transistor tiên tiến. Trong đó, nanosheet tiếp tục là nền tảng chủ đạo, với cấu trúc gồm các lớp silicon mỏng xếp chồng nhằm tăng dòng điện mà không làm thiết bị chiếm nhiều diện tích hơn. Đây là hướng đi đã được xem là phù hợp cho giai đoạn sau FinFET trong ngành bán dẫn hiện đại.

Bên cạnh đó, hai bên cũng sẽ nghiên cứu nanostack, tức cấu trúc xếp chồng nhiều lớp nanosheet hơn để nâng mật độ transistor và cải thiện hiệu năng. Khi số lớp vật liệu hoạt động tăng lên, chip có thể xử lý mạnh hơn trong cùng một không gian vật lý. Tuy nhiên, điều này đồng thời khiến quá trình chế tạo trở nên khó hơn rất nhiều, nên việc xác thực từng bước trong dây chuyền sản xuất là yêu cầu bắt buộc.

Một hạng mục quan trọng khác là công nghệ cấp nguồn từ mặt sau của wafer. Với cách làm này, các đường điện chính được đưa xuống mặt dưới thay vì chiếm chỗ ở bề mặt trước. Điều đó giúp giải phóng không gian cho lớp kết nối tín hiệu, hỗ trợ tối ưu hiệu năng truyền dẫn và cải thiện hiệu quả thiết kế tổng thể. Nói cách khác, khi chip càng nhỏ thì không chỉ transistor phải đổi mới, mà cách cấp điện và bố trí liên kết cũng phải được thiết kế lại từ gốc.

Với người dùng Việt Nam, những nghiên cứu như vậy có thể chưa tạo ra sản phẩm thương mại ngay lập tức, nhưng chúng là nền móng cho thế hệ thiết bị công nghệ nhanh hơn, tiết kiệm pin hơn và xử lý AI tốt hơn trong vài năm tới. Khi các tiến trình bán dẫn tiếp tục được thu nhỏ, laptop mỏng nhẹ, máy trạm di động hay thiết bị thông minh trong gia đình sẽ hưởng lợi rõ rệt về hiệu năng lẫn khả năng tản nhiệt.

Nếu bạn đang quan tâm đến xu hướng phần cứng mới, đây là tín hiệu cho thấy thị trường laptop và thiết bị điện tử sẽ còn thay đổi mạnh trong thời gian tới. Những đột phá ở cấp độ chip luôn là nền tảng để tạo nên các sản phẩm công nghệ nhanh hơn, bền bỉ hơn và đáng nâng cấp hơn cho người dùng phổ thông.